基于FPGA的视频图像分割在16路CIF数字硬盘录像机DVR中的实现
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摘要
ABSTRACT
第一章 绪 论 ...............................................................................................................1
§1.1 选题背景及意义 ...............................................................................................1
§1.2 课题中的关键技术 ...........................................................................................2
§1.3 课题相关的工作及本文组织结构 ...................................................................2
第二章 硬件设计简介 ...................................................................................................4
§2.1 硬件部分设计概况 ..........................................................................................4
§2.2 电源和时钟设计 ..............................................................................................5
§2.2.1 系统电源 ...............................................................................................5
§2.2.2 FPGA 电源 ............................................................................................ 6
§2.3 时钟设计 ..........................................................................................................7
§2.4 视频解码芯片 ..................................................................................................7
§2.5 内存芯片设计 ..................................................................................................8
§2.6 FPGA 配置电路 ............................................................................................. 10
§2.7 本章小结 ........................................................................................................12
第三章 图像分割与合成原理 .....................................................................................13
§3.1 电视扫描原理 ................................................................................................13
§3.2 扫描方式 ........................................................................................................13
§3.2.1 逐行扫描 .............................................................................................13
§3.2.1 隔行扫描 .............................................................................................14
§3.3 彩色电视国际制式 ........................................................................................14
§3.4 ITU-RBT.656 标准介绍 ................................................................................. 15
§3.5 分割与合成原理 .............................................................................................16
§3.5.1 三基色信号的线性变换 .....................................................................17
§3.5.2 分割与合成 .........................................................................................17
§3.6 本章小结 ........................................................................................................20
第四章 控制逻辑设计 .................................................................................................21
§4.1 软件部分整体架构 ........................................................................................21
§4.2 软件实现的主要功能 ....................................................................................22
§4.3 系统时钟和复位设计 ....................................................................................22
§4.3.1 时钟设计 ..............................................................................................23
§4.3.1 复位设计 ..............................................................................................24
§4.4 I2C模块与 MMR 模块 ...................................................................................24
§4.4.1 I2C总线介绍 ....................................................................................... 24
§4.4.2 模块功能仿真 .....................................................................................26
§4.4.3 MMR 模块 ...........................................................................................28
§4.5 INPUT_DEMUX 模块 ................................................................................... 28
§4.6 有效数据提取模块 ........................................................................................29
§4.6.1 D1 数据提取 ........................................................................................30
§4.6.2 CIF 数据提取 ...................................................................................... 31
§4.6.3 QCIF 数据提取 ................................................................................... 31
§4.6.4 功能仿真 .............................................................................................32
§4.6.5 FIFO .....................................................................................................33
§4.7 写DMA 模块 ................................................................................................ 33
§4.7.1 FIFO 读信号控制 ................................................................................34
§4.7.2 使用深度信号控制 .............................................................................34
§4.7.3 数据分配模块 .....................................................................................34
§4.7.4 地址和时序控制模块 .........................................................................34
§4.8 仲裁模块 ........................................................................................................40
§4.8.1 功能介绍 .............................................................................................40
§4.8.2 状态分析 .............................................................................................41
§4.8.3 功能仿真 .............................................................................................42
§4.9 DDR 控制器 ................................................................................................... 43
§4.9.1 DDR SDRAM 简介 .............................................................................43
§4.9.2 控制器功能介绍 .................................................................................44
§4.9.3 控制器子模块介绍 .............................................................................45
§4.9.4 控制器初始化 .....................................................................................45
§4.9.5 控制器自动刷新 .................................................................................46
§4.10 读DMA 模块 .............................................................................................. 46
§4.10.1 顶层模块 ...........................................................................................47
§4.10.2 优先级控制子模块 ...........................................................................47
§4.10.3 地址和时序控制子模块 ...................................................................49
§4.10.4 读DMA 模块功能仿真 ................................................................... 53
§4.11 辅助数据插入模块 ......................................................................................53
§4.12 本章小结 ......................................................................................................55
第五章 系统调试 .........................................................................................................56
§5.1 调试过程 ........................................................................................................56
§5.1.1 硬件调试 .............................................................................................56
§5.1.2 软件调试 .............................................................................................57
§5.2 遇到的问题和解决方法 ................................................................................58
§5.3 调试结果 ........................................................................................................59
第六章 总结和展望 .....................................................................................................60
§6.1 总结 ................................................................................................................60
§6.2 展望 ................................................................................................................60
参考文献 .........................................................................................................................61
在读期间公开发表的论文和承担科研项目及取得成果 .............................................63
致 谢 .............................................................................................................................64
第一章 绪论
1
第一章 绪 论
§1.1 选题背景及意义
随着电力行业的快速发展和不断进步，电力系统自动化建设和改造不断完善，
电网企业大多已实现了对远程变电站/电网发电机组的遥测、遥信、遥控、遥调，
为了进一步提高电力系统生产的自动化水平，提高电力生产过程的安全性和可靠
性，电力企业已经或正在建设集中式远程视频监控系统[1] [2] [3]。电力远程视频监控
系统是为配合变电站实现无人值守而增设的电网辅助监控系统，它最基本的目的
是将变电站的各重要监视点，主控制室的设备运行情况如断路器、隔离刀闸等的
运行状态实时图像、防火防盗等智能设备报警信息传输到监控中心，监控人员可
以通过实时图像和运动信息对变电站的运行情况进行综合监控、分析[4] [5]。
数字硬盘录像机（Digital Video Recorder ,DVR）是一种性价比很高的视频
监控解决方案，广泛应用于电力远程视频监控系统中。DVR 具有对图像/语音
进行长时间录像、录音、远程监视和控制的功能，集合录像机、画面分割器、
云台镜头控制、报警控制、网络传输等功能于一身[6]，代表了视频监控系统的
发展方向，是目前市面上视频监控系统的首选产品。在 DVR 系统中，需要在
一个显示设备上同时显示多个监控画面，这样可以大大节省资源，并且方便
工作人员观看，本课题研究的主要内容就是这种图像分割技术在 FPGA 上的
实现方法。
视频图像分割的实现方法经历了从模拟电路到数字电路的转变过程，早
期视频图像分割的实现过程中，使用了大量模拟器件，不同路信号间用模拟
开关切换。后来，视频分割的过程中，开始大量使用数字逻辑电路进行设计。
首先，各路模拟视频信号通过模数转换器转换成数字视频信号；然后，在数字领
域对各路视频信号进行处理，这样使得电路的设计、调试得到了很大的改善[7] [8]。
一般的DVR系统中，在视频路数较多的情况下，对性能的要求比较高，通常采用
多片DSP实现分割处理，同时需要外加MCU协调系统工作[9]，体积大，成本高，且
控制复杂。
FPGA（Field Programmable Gate Array, 即现场可编程逻辑门阵列）是20世纪
80年代由美国Xilinx公司首先推出的[10]，它具有性能高、规模大、可重复编程、开
发投资小等优点，在现代电子产品设计中应用越来越广。集成电路工艺进入深亚
微米之后，FPGA的集成度增加，器件进一步降低成本、减少功耗和提高性能，使
其在嵌入式的各个领域得到广泛应用。FPGA具有极高并行度的信号处理引擎，提
供极高性能的信号处理能力[11]，本文研究的问题就是如何利用FPGA的高速性能对
基于 FPGA 的视频图像分割在 16 路CIF 数字硬盘录像机 DVR 中的实现
2
多路视频信号进行处理，从而简化硬件结构，提升DSP性能，使单片DSP实现16路
CIF图像实时编解码成为可能。
本文将详细论述基于Xilinx FPGA的视频图像分割技术在16路CIF嵌入式硬盘
录像机中的设计与实现。本课题来自于上海通立信息科技有限公司新一代DVR产
品研发项目，其技术路线是：首先将16路模拟视频信号用视频解码芯片转换成数
字视频信号，然后用FPGA对这些数字信号进行提取、分割、存储以及合成等处理，
最后根据寄存器设计实现任意单画面、四画面、十六画面显示功能，同时对十六
路视频进行录像。所有功能都集中在一片FPGA上实现，便于功能扩展和调整，并
能够适应各种不同的后端图像处理芯片要求。
§1.2 课题中的关键技术
本文所研究的视频图像分割方法是基于像素域的，即：数据源为解码后的
YCbCr数字视频数据，用FPGA对多路的YCbCr数据按照一定规则重新排列，再将
排列后的数据进行编码的分割方法。设计语言为Verilog HDL，开发环境为
ISE10.1，用到的仿真及调试工具主要有：ModelSim SE6.2b与Chip Scope Pro10.1。
在整个设计过程中，图像分割与合成算法的设计以及图像存储部分的DDR
SDRAM控制器的设计是本课题需要解决的关键技术。如何找出最为有效的图像分
割及合成的算法，如何设计合理的内存数据读取机制，是决定本设计能否成功的
关键性问题。
§1.3 课题相关的工作及本文组织结构
在整个设计过程中，主要工作集中在两个方面：FPGA相关硬件结构设计部分
与HDL逻辑代码设计部分，围绕这两部分的内容，主要做了以下一些工作：
1. 根据课题需要查阅相关的资料。了解嵌入式DVR的系统构成、实现原理、
应用范围、基本功能等，熟悉DVR使用案例。熟悉ITU-RBT.656视频数据传输协议，
对相关图像分割原理及方法进行研究。了解TI公司TMS320 DM6467芯片视频数据
接口（VPIF），根据接口特性设计相关图像合成算法。
2. 硬件部分选用Xilinx公司Sparten3ADSP系列的XC3SD3400A芯片，片上资源
丰富，便于程序功能扩展及利用片上资源进行Chip Scope Pro在线调试。视频解码
选用Tech Well公司的TW2815芯片，每片同时可处理四路全分辨率电视信号数据，
一共四片。数据存储部分选用现代公司HY5DU561622ETP 256M(16Mx16) DDR
SDRAM，共两片。使用Cadence Allegro完成原理图及PCB板的设计工作。
3. 软件系统包括I2C Slave模块、FIFO模块、有效数据提取模块、DDR控
制器模块、仲裁模块与数据合成模块等多个模块。其中DDR控制器模块由IP
第一章 绪论
3
核生成器MIG（Memory Interface Generator）生成，其余模块均使用Verilog
HDL语言编写，在ISE环境下按照自顶向下（Top-down）的设计流程完成。最后，
将整个软件系统综合、仿真、布局、布线并生成Bit文件下载到FPGA中，用Chip Scope
Pro工具进行在线调试。
按照完成工作的情况，本文在结构顺序上安排如下：首先介绍硬件部分的组
成，描述各个部分的功能和特性，介绍图像分割、合成的思想和实现方法。之后
对软件部分以模块为单位详细描述其功能和设计方法。最后，对整个系统的调试
过程和结构进行说明。以下是本文各章节的主要内容和组织结构。
第一章 对课题来源及意义做简要描述，说明设计关键点，说明整个系统组
成架构，介绍文章内容及组织结构。
第二章 介绍相关硬件部分电路设计，对不同的功能模块进行分析说明。
第三章 详细描述ITU-RBT.656视频数据格式，分析帧结构及奇偶场数据组
成，介绍图像分割及合成的原理和实现方法。
第四章 是本文的重点章节。按照功能对不同的模块，如I2C Slave模块、
FIFO
模块、有效数据提取模块等进行具体介绍，包括代码分析、ModelSim仿真等。
第五章 系统调试。将生成的bit文件下载到FPGA中，进行软硬件调试，用Chip
Scope Pro工具在线抓取波形，对调试中出现的问题进行分析并解决。
第六章 对全部工作进行总结，并提出对系统的改进设想和建议。
基于 FPGA 的视频图像分割在 16 路CIF 数字硬盘录像机 DVR 中的实现
4
第二章 硬件设计简介
§2.1 硬件部分设计概况
由于FPGA只是整个DVR系统的一部分，同时本课题研究的主要内容和关键技
术在于数字逻辑功能的实现，所以，本章只对与FPGA相关的硬件部分设计作论述，
对于系统中其他硬件的设计内容，只作简要的功能性描述。
图2.1 DVR系统功能框图
图2.1是整个DVR系统的原理框图，可以看到，FPGA在系统中处于视频解码芯
片（TW2815）与DSP芯片（DM6467）之间，4片TW2815视频解码芯片将16路（每
片4路）模拟视频信号转换成16路标准的ITU-RBT.656数字视频数据传输给FPGA，
FPGA对输入的数字视频数据作分割处理，然后按一定格式输出给DSP作算法处理。
经过算法处理的视频数据不仅存储到硬盘中实现录像功能，而且以多画面的形式
用CVBS或VGA接口输出实现实时监控功能。系统主要具备如下功能：监视功能、
录像功能、回放功能、报警功能、控制功能、网络功能、密码授权功能和工
作时间表功能等。
DVR是一套进行图像存储处理的计算机系统，具有对图像/语音进行长时间录
像、录音、远程监视和控制的功能，DVR集合了录像机、画面分割器、云台镜头
控制、报警控制、网络传输等五种功能于一身，用一台设备就能取代模拟监控系
统一大堆设备的功能。本设计中用FPGA实现相当于DVR系统中画面分割器部分的
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作者：陈辉
分类：高等教育资料
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时间：2025-01-09
